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基于分布式算法和FPGA實(shí)現(xiàn)基帶信號(hào)成形的研究
摘要：提出了一種采用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）實(shí)現(xiàn)基帶信號(hào)成形的FIR數(shù)字濾波器硬件電路的方案。該方案基于分布式算法的思想，利用FPGA豐富的查找表資源，從時(shí)域上對(duì)基帶信號(hào)直接進(jìn)行成形。因?yàn)樗捎玫某尚畏椒ㄟ\(yùn)算量小、精度高，所以適用于實(shí)時(shí)系統(tǒng)。所設(shè)計(jì)的電路通過(guò)硬件仿真，證明能夠滿足系統(tǒng)的要求，具有一定的理論和實(shí)際意義。根據(jù)Nyquist第一準(zhǔn)則，基帶信號(hào)成形能夠消除碼間串?dāng)_的影響。隨著超高速數(shù)字集成電路的發(fā)展，成形濾波器已經(jīng)由過(guò)去的基帶頻域模擬成形濾波器變成現(xiàn)在的基帶時(shí)域數(shù)字成形濾波器。與基帶模擬成形濾波器相比，基帶數(shù)字成形濾波器具有高精度、高可靠性和高靈活性等優(yōu)點(diǎn)；同時(shí)還具有便于大規(guī)模集成、易于實(shí)現(xiàn)線性相位等特點(diǎn)。實(shí)現(xiàn)其帶數(shù)字成形的方法很多，與傳統(tǒng)算法相比，分布式算法可以極大地減少硬件電路的規(guī)模，提高電路的執(zhí)行速度。本文采用基于分布式算法思想的時(shí)域成形方法來(lái)實(shí)現(xiàn)基帶信號(hào)成形。
1 分布式算法的基本原理
一個(gè)線性時(shí)不變網(wǎng)絡(luò)的輸出可以用下式表示：
其中，y(n)為第n時(shí)刻網(wǎng)絡(luò)的輸出；xk（n）為第n時(shí)刻的第k個(gè)輸入變量；Ak為第k個(gè)輸入變量的權(quán)值。在線性時(shí)不變系統(tǒng)中，對(duì)于所有n時(shí)刻，Ak都是常量。如果該網(wǎng)絡(luò)表示為濾波器，常量Ak即為濾波器抽頭系數(shù)，變量xk為單一數(shù)據(jù)源的抽樣數(shù)據(jù)。仔細(xì)觀察（1）式可以看出，輸出單個(gè)y（n）需要將k個(gè)乘積累加，這種累加可以通過(guò)查找表來(lái)實(shí)現(xiàn)，大大提高了運(yùn)算的效率。為了使乘法之后的數(shù)據(jù)寬度不至于展寬，先把數(shù)據(jù)源數(shù)據(jù)格式規(guī)定為浮點(diǎn)數(shù)2的補(bǔ)碼形式。需要注意的是，常量Ak不一定要進(jìn)行格式轉(zhuǎn)換來(lái)匹配輸入數(shù)據(jù)的格式，它可以根據(jù)要求的精度進(jìn)行定義。變量xk可用下式表示：
式中，xkb為二進(jìn)制數(shù)，即取值為0或1；xk0為符號(hào)位，“1”表示數(shù)據(jù)為負(fù)，“0”表示數(shù)據(jù)為正。式中，時(shí)間參數(shù)“n”已經(jīng)被省略掉，因?yàn)樵谝韵碌耐茖?dǎo)中與時(shí)間參數(shù)無(wú)關(guān)。將（2）式代入（1）式中，得：
將（3）式展開(kāi)，得：
從（4）式可以看出，每個(gè)方括號(hào)中進(jìn)行的是輸入變量的某一個(gè)數(shù)據(jù)位和所有常量A1～Ak的每一位進(jìn)行位相“與”然后求和，而指數(shù)部分則說(shuō)明了求和結(jié)果的位加權(quán)，這種加權(quán)可以通過(guò)移位來(lái)實(shí)現(xiàn)。而方括號(hào)中的計(jì)算可以通過(guò)建立查找表來(lái)實(shí)現(xiàn)，具體的操作通過(guò)所有輸入變量的同一位進(jìn)行尋址來(lái)完成。通過(guò)（4）式，（1）式就可以用加法、減少和二進(jìn)制除法來(lái)計(jì)算了，這樣就避免了頻繁地使用乘示器，從而節(jié)約了系統(tǒng)的資源，并且大大縮短了運(yùn)算時(shí)間。
圖1
2 時(shí)域成形的原理
（4）式中的查找表方法中以縮短運(yùn)算的時(shí)間，但是二進(jìn)制除法還是會(huì)消耗掉大量的系統(tǒng)時(shí)鐘。因?yàn)橐O(shè)計(jì)的是基帶信號(hào)成形濾波器，所以可以通過(guò)直接在時(shí)域上成形的方法來(lái)完成。
如果輸入為二進(jìn)制雙極性數(shù)據(jù)，采用升余弦滾降濾波器進(jìn)行脈沖成形，其系統(tǒng)函數(shù)為：
若取截短長(zhǎng)度為輸入信號(hào)元寬度的4倍，則當(dāng)輸入信號(hào)為“1111”時(shí)，系統(tǒng)的輸出波形如圖1所示。
圖中，h'(t)為h(t)的截短。由圖1可知，只需要求出Δ時(shí)間段的波形疊加值，依次輸出，就可以得到輸入信號(hào)的成形波形。若在段內(nèi)抽樣8點(diǎn)，則每個(gè)樣點(diǎn)有2 4個(gè)可能值，共有2 4 x 8=128個(gè)數(shù)據(jù)。將這128個(gè)數(shù)據(jù)存入查找表中，用連續(xù)四個(gè)輸入信號(hào)進(jìn)行尋址，就可以不必計(jì)算二進(jìn)制除法，從而提高系統(tǒng)的運(yùn)算速度。其硬件原理圖如圖2所示。
圖中，SSR是一個(gè)四位移位寄存器，數(shù)據(jù)串行輸入，并行輸出，初始狀態(tài)預(yù)置為“0000”，每一時(shí)鐘信號(hào)讀入一位數(shù)據(jù)，同時(shí)串行移位；計(jì)數(shù)器為8位，每次時(shí)鐘從000計(jì)數(shù)至111；ROM的寬度為7位，存儲(chǔ)2 7個(gè)數(shù)據(jù)，對(duì)應(yīng)各個(gè)樣點(diǎn)的數(shù)值，每次時(shí)鐘到來(lái)時(shí)，輸出8個(gè)10比特寬的數(shù)據(jù)。
3 用FPGA實(shí)現(xiàn)
由圖2可知，系統(tǒng)主要由移位寄存器、計(jì)數(shù)器和查找表組成，其中查找表（ROM）對(duì)系統(tǒng)運(yùn)算速度的影響最大。如果直接用寬度為7的查找表進(jìn)行尋址的話，最長(zhǎng)的尋址路徑需要2 7個(gè)系統(tǒng)時(shí)鐘，這樣損失太大。所以考慮用尋址寬度小的查找表。假定系統(tǒng)輸入數(shù)據(jù)的碼速度為4
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