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基于DSP的信道譯碼算法優(yōu)化
摘要：在DSP上移植算法，代碼優(yōu)化程度成為提高系統(tǒng)性能、縮短開發(fā)周期的瓶頸。同時針對復雜算法在DSP上的實現(xiàn)，也產(chǎn)生很多優(yōu)化策略、方法。本文以在數(shù)字通信系統(tǒng)中應用廣泛的Viterbi算法為例，簡述Viterbi算法的基本原理和目標處理器（TMS320C6211）的處理能力；介紹C6000軟件編程及優(yōu)化的步驟，并提出一些具體的優(yōu)化策略和技巧。雖然Texas Instrument推出的C6000系列DSP使對信號處理的能力顯著提高，但對信息處理能力要求的不斷提升使提對DSP程序的優(yōu)化越來越成為DSP開發(fā)工作中非常重要的環(huán)節(jié)。本文討論2Mbps視頻數(shù)據(jù)流的Viterbi算法的移植與優(yōu)化策略、技巧。
1 Viterbi算法原理簡介
Viterbi譯碼算法是由Viterbi于1967年提出的一種最大似然譯碼方法，譯碼器根據(jù)接收序列R按最大似然準則力圖找出正確的原始碼序列。隨著大規(guī)模集成電路技術的發(fā)展，采用Viterbi算法的卷積編碼技術已成為廣泛應用的糾錯方案。Viterbi譯碼過程可用狀態(tài)圖表示，圖1表示2個狀態(tài)的狀態(tài)轉移圖。Sj,t和Sj N/2,t表示t時刻的兩個狀態(tài)。在t 1時刻，這兩個狀態(tài)值根據(jù)路徑為0或者1，轉移到狀態(tài)S2j,t 1和S2j 1,t 1。每一種可能的狀態(tài)轉移都根據(jù)接收到的有噪聲的序列R計算路徑度量，然后選擇出各個狀態(tài)的最小度量路徑（幸存路徑）。Viterbi算法就是通過在狀態(tài)圖中尋找最小量路徑向前回溯L步，最后得到的即為譯碼輸出。
在卷積碼（n,k,m）表示法中，參數(shù)k表示每次輸入信息碼位數(shù)，n表示編碼的輸出卷積碼位數(shù)，m稱為約束長度（一些書中采用k=m 1為約束長度，也可稱（2，1，2）碼網(wǎng)格圖，r=k/n稱為信息率，即編碼效率。本文使用的是（2，1，3）碼，約速長度為2，狀態(tài)數(shù)為2 2=-4。
2 目標處理器簡介
TMS320C6000系列DSPs（數(shù)字信號處理器）是TI公司推出的一種并行處理的數(shù)字信號處理器，是基于TI的VLIW技術的。本文采用的是TMS320C6211。該處理器的工作頻率經(jīng)過倍頻可達到150MHz，每個時鐘周期最多可并行執(zhí)行8條指令，從而可以實現(xiàn)1200MIPS定點運算能力。C6000系列CPU采用哈佛結構，其程序總線與數(shù)據(jù)總線分開，取指令與執(zhí)行指令可以并行運行。其程序總線寬度為256位，每一次取指操作都是取8條指令，稱為一個取指包，執(zhí)行時每條指令占用1個功能單元。取指、指令分配和指令譯碼單元都具有每周期讀取并傳遞8條32位指令的能力。C6000系列CPU有2個類似的可進行數(shù)據(jù)處理的數(shù)據(jù)通道A和B，每個通路有4個功能單元（.L、.S、.M、.D）和1組包括16個（C64有32個）32位寄存器的通用寄存器組，每個功能單元完成一定的算術或邏輯運算。
C6000的特殊結構使多個指令交迭地在不同功能單元內(nèi)處理，大大提高了微處理器的處理能力。另外在其CPU硬件結構上，C6000的流水線分為三個階段：取指、譯碼、執(zhí)行，每一級又包含幾個節(jié)拍。流水處理使得若干條指令的不同執(zhí)行階段可以并行執(zhí)行，從而能夠大幅度提高程序運行速度。
3 算法的編程實現(xiàn)及優(yōu)化
根據(jù)C6000的軟件編程流程，對Viterbi算法的編程及其優(yōu)化可分為三個階段來進行。這三個階段分別為：開發(fā)C代碼、優(yōu)化C代碼、編寫線性匯編代碼。在代碼編寫和優(yōu)化過程中，這三個階段不是必須都要經(jīng)過的，只要在某一階段已經(jīng)滿足了算法代碼的功能和性能要求，就不必繼續(xù)進行下面的階段。
①開發(fā)C代碼。這一階段完全是根據(jù)任務要求來完成算法的代碼編寫工作。在C6000的集成開發(fā)環(huán)境CCS（Code Composer Studio）下進行代碼的編譯和功能驗證，然后可用CCS的調試工具（如Profiler）,利用在程序中設置斷點的方法可找出程序中耗時最多、最影響整體性能的代碼段。為改進代碼性能，可進入下一階段。如下是針對（2，1，3）碼的Viterbi算法代碼中完成算法功能的核心循環(huán)，也是最耗時、最影響代碼整體性能的低效率段。
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