- 相關(guān)推薦
用CPLD實現(xiàn)DSP與PLX9054之間的連接
摘要：介紹了利用CPLD實現(xiàn)DSP芯片TMS320C6711b和PCI橋芯片PLX9054之間高速數(shù)據(jù)傳輸?shù)南到y(tǒng)設(shè)計方法，并給出了相應(yīng)的系統(tǒng)設(shè)計原理圖，同時對該系統(tǒng)的性能進行了分析。ＣＰＬＤ是一種復(fù)雜的用戶可編程邏輯器件。它以操作靈活，開發(fā)迅速，投資風(fēng)險低，可多次編程擦寫和在系統(tǒng)可編程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特點而成為一種可優(yōu)化硬件電路設(shè)計且具競爭力的產(chǎn)品。近年來，隨著微電子集成工藝的不斷發(fā)展，各種系列的ＣＰＬＤ可為簡單ＰＡＬ綜合設(shè)計到先進實時硬件現(xiàn)場升級等全部范圍內(nèi)的任務(wù)設(shè)計提供全套的解決方法。本文將給出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ實現(xiàn)ＰＬＸ９０５４的局部總線 （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之間的實時通信方法。采用這種設(shè)計可以以單字或ＤＭＡ方式完成主機與ＤＳＰ之間的高速數(shù)據(jù)傳輸，傳輸速率可達到１６Ｍｂ／ｓ。該方法可廣泛應(yīng)用于實時圖形、圖像及動畫處理等場合。
圖1
１ 設(shè)計需求
１．１ ｌｏｃａｌ ｂｕｓ接口要求
ＰＬＸ９０５４是ＰＣＩ接口專用主從器件，包括通信、網(wǎng)絡(luò)、磁盤控制、多媒體等高性能接口功能。ＰＬＸ９０５４可以以多種方式實現(xiàn)從ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部總線)的數(shù)據(jù)轉(zhuǎn)移, 如直接傳輸，ＤＭＡ控制傳輸?shù)�。通過ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之間以六個可編程ＦＩＦＯ的不同連接可實現(xiàn)突發(fā)并發(fā)傳輸， 同時也可通過串行ＥＥＰＲＯＭ或ＰＣＩ主控設(shè)備對ＰＬＸ９０５４內(nèi)部的配置寄存器進行設(shè)置，其簡化框圖如圖１所示。圖中，通過配置ＥＥＰＲＯＭ可設(shè)置ＰＬＸ９０５４作為ＰＣＩ總線的從設(shè)備?工作在Ｃ模式下（數(shù)據(jù)、地址總線非復(fù)用），該模式下的ｌｏｃａｌ ｂｕｓ數(shù)據(jù)寬度為１６ｂｉｔ，同時，通過使能外部設(shè)備就緒信號ＲＥＡＤＹ還可以禁止無限爆發(fā)操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。
Ｌｏｃａｌ ｂｕｓ端的讀、寫時序基本相同，圖２所示是其單字讀寫操作時序。以寫周期為例，首先，ＰＬＸ９０５４通過置ＬＨＯＬＤ信號有效來申請ｌｏｃａｌ ｂｕｓ的主控權(quán)，在收到ｌｏｃａｌ ｂｕｓ仲裁的響應(yīng)信號ＬＨＯＬＤＡ之后，ＰＬＸ９０５４將成為ｌｏｃａｌ ｂｕｓ的主控，隨后置ＡＤＳ信號為低，使得地址總線信號ＬＡ[３１：２]、字節(jié)使能信號ＬＢＥ[３：０]和讀寫選擇信號ＬＷ／ Ｒ 進入有效狀態(tài)，一個ＬＣＬＫ周期之后，９０５４停止驅(qū)動ＡＤＳ，這時，地址總線ＬＡ[３１：２]上的地址信號將保持有效直至數(shù)據(jù)線上的數(shù)據(jù)有效并保持一個ＬＣＬＫ周期。數(shù)據(jù)線ＬＤ[１５：０]上的數(shù)據(jù)信號由ＲＥＡＤＹ驅(qū)動， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ設(shè)備已經(jīng)準備好，可以發(fā)送或者接收數(shù)據(jù)。ＢＬＡＳＴ信號由ＰＬＸ９０５４提供，ＢＬＡＳＴ信號為低表示一次傳輸?shù)淖詈笠粋�字節(jié)，ＢＬＡＳＴ的上升沿可用于標志一次數(shù)據(jù)傳輸?shù)耐瓿�。一個ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ?以放棄對ｌｏｃａｌ ｂｕｓ的主控權(quán)，此后，ｌｏｃａｌ ｂｕｓ仲裁響應(yīng)９０５４的ＬＨＯＬＤ信號，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控權(quán)，這時的ｌｏｃａｌ ｂｕｓ置于閑置狀態(tài)。這里，ＰＬＸ９０５４作為ｌｏｃａｌ ｂｕｓ主控權(quán)的唯一申請者，只要提出總線申請，ｌｏｃａｌ ｂｕｓ仲裁就會立即響應(yīng)該申請。
１．２ ＨＰＩ口設(shè)計要求
ＨＰＩ口是一種數(shù)據(jù)寬度為１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的數(shù)據(jù)寬度達到３２ｂｉｔ）。通過ＨＰＩ口，主機可以直接對ＣＰＵ的存儲器空間進行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，沒有留出專門的ＥＤＭＡ通道來執(zhí)行ＨＰＩ口的訪問操作，而是直接將ＨＰＩ口連接到內(nèi)部的地址產(chǎn)生硬件上，因而提高了對內(nèi)部存儲空間的訪問速度。ＨＰＩ口內(nèi)部加入了兩個八級深度的讀寫緩沖，可以執(zhí)行地址自增的讀寫操作，提高讀寫操作的吞吐量。ＨＰＩ口為內(nèi)部ＣＰＵ提供了標準３２ｂｉｔ的數(shù)據(jù)接口，同時為外部主機也提供了一個經(jīng)濟的１６ｂｉｔ接口，所以對外部主機而言，每次讀寫必須執(zhí)行成對的１６ｂｉｔ操作。
ＨＰＩ口內(nèi)部有三個寄存器，分別是控制寄存器（ＨＰＩＣ），地址寄存器（ＨＰＩＡ）和數(shù)據(jù)寄存器（ＨＰＩＤ）。這三個寄存器可以直接被主機訪問，主機每執(zhí)行一次對ＣＰＵ內(nèi)部存儲空間的訪問都必須先對控制寄存器和地址寄存器寫入相應(yīng)的值，然后才能對數(shù)據(jù)寄存器進行讀寫操作。ＨＰＩ口的外部接口是由數(shù)據(jù)總線ＨＤ?１５：０?以及一部分用于描述和控制ＨＰＩ接口的控制信號組成，這些控制信號的具體類型如下：
ＨＣＮＴＬ[１:０]：控制ＨＰＩ的操作類型;
ＨＨＷＩＬ：半字確認輸入，“０”，“１”分別表示一次字傳輸?shù)牡谝粋�半字和第二個半字；
ＨＲ／Ｗ：讀／寫選擇；
ＨＲＤＹ：就緒狀態(tài)標志；
ＨＩＮＴ：中斷標志，ＤＳＰ向主機提出中斷；
ＨＡＳ：區(qū)別地址／數(shù)據(jù)復(fù)用總線的數(shù)據(jù)與地址；
ＨＤＳ１，ＨＤＳ２，ＨＣＳ：數(shù)據(jù)選通輸入，三者配合可用于產(chǎn)生一個ＨＰＩ內(nèi)部選通信號ＨＳＴＲＯＢＥ：
ＨＳＴＲＯＢＥ ＝[ＮＯＴ（ＨＤＳ１ ＸＯＲ ＨＤＳ２）] ＯＲ ＨＣＳ；
對于一個寫ＨＰＩ口的操作，應(yīng)首先使能ＨＣＳ，變化ＨＤＳ１或ＨＤＳ２，可使ＨＳＴＲＯＢＥ信號產(chǎn)生一個下降沿，ＨＰＩ口在這個下降沿采樣控制信號ＨＣＮＴＬ?１：０?、ＨＨＷＩＬ和ＨＲ／Ｗ，同時在使能ＨＣＳ的同時扇出ＨＲＤＹ，以使主機進入等待狀態(tài)，直到ＨＲＤＹ產(chǎn)生下降沿，表明ＨＰＩＤ已清空，可以接收新的數(shù)據(jù)。此時ＨＳＴＲＯＢＥ也將產(chǎn)生一個上升沿，并采樣ＨＤ?１５：０?上的數(shù)據(jù)并將其送入ＨＰＩＤ，以完成第一個半字的寫入。對于第二個半字的寫入，由于３２ｂｉｔ的ＨＰＩＤ已經(jīng)清空，可以直接寫入數(shù)據(jù)，不會出現(xiàn)未準備好的情況，所以ＨＲＤＹ一直保持為低，與第一個字節(jié)的寫入相同，該操作也在ＨＳＴＲＯＢＥ的下降沿采樣控制信號，并在ＨＳＴＲＯＢＥ的上升沿采樣數(shù)據(jù)總線ＨＤ[１５：０]的數(shù)據(jù)并送入ＨＰＩＤ，以完成一個３２ｂｉｔ的寫入操作。
圖3
對于讀ＨＰＩ
【用CPLD實現(xiàn)DSP與PLX9054之間的連接】相關(guān)文章：
CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計03-18
用CPLD實現(xiàn)單片機讀寫模塊03-20
FFT算法的研究與DSP實現(xiàn)03-07
CF卡與雙核DSP的實現(xiàn)03-18
多制式語音編碼及其DSP實現(xiàn)03-18
DSP和CPLD的空間瞬態(tài)光輻射信號實時探測研究12-07
利用DSP和CPLD增強數(shù)據(jù)采集的可擴展性03-20