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集系統(tǒng)級FPGA芯片XCV50E的結(jié)構(gòu)與開發(fā)
摘要：VirtexE系列是XILINX公司生產(chǎn)的新型FPGA芯片，可用來進行數(shù)十萬邏輯門級的系統(tǒng)設計和百兆赫茲級的高速電路設計。文中介紹了XCV50E芯片的結(jié)構(gòu)特性、設計流程和配置過程，給出了具體的電路圖和配置流程圖。XCV50E是XILINX公司VirtexE系列系統(tǒng)級FPGA芯片中的一員。其主要資源有71693個系統(tǒng)門、65536位塊內(nèi)存和176個用戶I/O口（其中包括83對差分I/O口）。
主要特性有：1.8V超低核心電壓、支持20種高速總線標準、八個全數(shù)字延遲鎖定環(huán)、0.18微米6層金屬工藝、支持IEEE 1149.1邊界掃描。VirtexE系列FPGA芯片具有卓越的整體性能和高速特性，是實現(xiàn)高速系統(tǒng)級設計的優(yōu)選芯片。下面以XCV50E為例，介紹VirtexE系列FPGA的結(jié)構(gòu)特性和開發(fā)流程。
1 XCV50E芯片的結(jié)構(gòu)
XCV50E芯片主要由四部分組成，其結(jié)構(gòu)圖如圖1所示，芯片中央是由16×24個可編程邏輯塊（CLB）構(gòu)成的CLB陣列，用以實現(xiàn)芯片的主要邏輯功能。芯片中16個4kB的塊內(nèi)存(Block RAM
或BRAM)組成4個塊內(nèi)存槽，位于CLK陣列的兩端及接近芯片中心的位置。塊內(nèi)存可用作高速RAM或FIFO。環(huán)繞CLB陣列的是叫做VersaRing的布線資源，它連接內(nèi)部的邏輯信號到輸入輸出單元。輸入輸出單元位于芯片周邊，用以實現(xiàn)不同標準信號（如LVDS、CMOS、GTL）間的和轉(zhuǎn)換。
1．1 可配置邏輯塊
可配置邏輯塊是FPGA的核心部分，主要用來實現(xiàn)各種邏輯功能。其內(nèi)部結(jié)構(gòu)見圖2所示。每個可配置邏輯塊包括左右兩個功能片。每個功能片包括兩個邏輯單元。每個邏輯單元由一個四輸入查找表（LUT）、一個進位邏輯和一個寄存器組成。查找表可作為函數(shù)產(chǎn)生器來使用，也可用作高速16位移位寄存器或16×1的隨機存取內(nèi)存（RAM）。為擴展芯片的邏輯功能，在每個功能片中還設有一個F5復選器，在每個邏輯塊中設有一個F6復選器，可分別用以實現(xiàn)9輸入的函數(shù)和19輸入的函數(shù)。
1．2 通用布線資源
芯片內(nèi)部與可配置邏輯塊陣列相匹配的是通用布線矩陣陣列（GRM）。GRM是開關(guān)矩陣，它用足夠的連線將對應的可配置邏輯連接到相鄰可配置邏輯塊和部分遠端的可配置邏輯塊。芯片內(nèi)有許多雙向長線分別橫貫和縱貫整個芯片，利用它們可以快速高效地分配信號。通過通用布線資源，各個可配置邏輯塊和塊內(nèi)存構(gòu)成了一個高速動作的統(tǒng)一整體。
圖2
1．3 VersaRing布線資源
VersaRing環(huán)繞著芯片中央的CLB陣列，它將陣列信號與芯片I/O管腳相連。VersaRing以毫微秒級的速度將任一內(nèi)部邏輯信號連接到芯片的任一I/O管腳。正是由于XCV50E這種信號分配的任意性，使得XCV50E的設計工作可以與電路板制版并行進行，從而大大縮短了開發(fā)周期。
1．4 延遲鎖存環(huán)（DLL）
芯片內(nèi)有八個延遲鎖定環(huán)，借助它們可以實現(xiàn)高速零時延的時鐘信號，延遲鎖定環(huán)的輸入時鐘范圍是25MHz~350MHz，輸出時鐘的傳輸時延為零，邊沿抖動小于60ps。鎖定環(huán)可對時鐘進行二倍頻或2~16倍分頻，并可進行90o、180o、270o的移相操作。使用延遲鎖定環(huán)可有效解決高速應用中信號的時滯和抖動問題。
2 XCV50E的開發(fā)
筆者使用Xilin Foundation F4.1來開發(fā)
XCV50E芯片。Xilin Foundation F4.1是Xilinx公司主要的FPGA芯片開發(fā)平臺之一�；谠撈脚_可實現(xiàn)XCV50E芯片從設備構(gòu)想到此特流下載的全部過程。圖3所示是基于該平臺開發(fā)XCV50E的設計流程。該平臺的由設計入口工具、設計實現(xiàn)工具、設計驗證工具三大部分構(gòu)成。設計入口工具接收各種圖形或文字的設計輸入，并最終生成網(wǎng)絡表文件。設計實現(xiàn)工具將網(wǎng)絡表轉(zhuǎn)化為配置比特流，并下載到器件。設計驗證工具用來對設計中的邏輯關(guān)系及輸出結(jié)果進行仿真和時序阻制分析。
對于系統(tǒng)級設計，一般可以使用基于原理圖的層次化設計，過程如下：先以系統(tǒng)結(jié)構(gòu)原理圖作為頂層圖，自上而下的構(gòu)造基于模塊的結(jié)構(gòu)子圖，同時自下而上的將結(jié)構(gòu)子圖的結(jié)構(gòu)子圖，同時自下而上的將結(jié)構(gòu)子圖具體體（用VHDL評議或元件互連關(guān)系表示出來），
并對每個模塊和子圖進行功能性仿零點，以保證每層邏輯關(guān)系都是正確進行功能性仿真，以保證每層邏輯關(guān)系都是正確的。頂層原理圖具體化并完成功能仿真后，再添加必要的輸入輸出元件，即可合成系統(tǒng)網(wǎng)絡表。之后，對系統(tǒng)網(wǎng)絡表進行翻譯、映射、放置和布線，并利用流程引擎產(chǎn)生的時序信息進行時序仿真和時序分析。然后采用修改入口設計、設置各種屬性和限制、調(diào)整其片布局等方法完善設計，直到達到設計要求，最后將優(yōu)化后的配置比特流下載到FPGA芯
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