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一種MCU時(shí)鐘系統(tǒng)的設(shè)計(jì)
摘要：介紹了一個(gè)基于ＭＣＵ內(nèi)核的時(shí)鐘系統(tǒng)的設(shè)計(jì)，給出了其電路結(jié)構(gòu)并詳細(xì)地分析了系統(tǒng)的工作原理。該系統(tǒng)能生成兩相不重疊時(shí)鐘，利用靜態(tài)鎖存器保存動(dòng)態(tài)信息，提供三種電源管理方式以適應(yīng)低功耗應(yīng)用。在上華（ＣＳＭＣ）０．６μｍ工藝庫(kù)下，利用Ｃａｄｅｎｃｅ ＥＤＡ工具對(duì)電路進(jìn)行了仿真，仿真結(jié)果驗(yàn)證了設(shè)計(jì)的準(zhǔn)確性。時(shí)鐘系統(tǒng)是微控制器（ＭＣＵ）的一個(gè)重要部分，它產(chǎn)生的時(shí)鐘信號(hào)要貫穿整個(gè)芯片。時(shí)鐘系統(tǒng)設(shè)計(jì)得好壞關(guān)系到芯片能否正常工作。
在工作頻率較低的情況下，時(shí)鐘系統(tǒng)可以通過(guò)綜合產(chǎn)生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ語(yǔ)言描述電路，并用ＥＤＡ工具進(jìn)行綜合。然而，用工具綜合存在電路性能低、優(yōu)化率不高的問(wèn)題，不適合應(yīng)用在各種高性能微處理器芯片上。而采用人工設(shè)計(jì)邏輯并手工輸入電路圖甚至物理版圖的方式，能使設(shè)計(jì)的電路靈活，性能更好�；谶@些考慮，設(shè)計(jì)了一個(gè)ＭＣＵ時(shí)鐘系統(tǒng)。
１ 基本時(shí)鐘輸入的選擇
ＣＰＵ核分微處理器（ＭＰＵ）和微控制器（ＭＣＵ），兩者的基本時(shí)鐘一般都以單頻方波的形式提供。時(shí)鐘有三種產(chǎn)生方式：
（１）用晶體振蕩器產(chǎn)生精確而穩(wěn)定的時(shí)鐘信號(hào)；
（２）用壓控振蕩器產(chǎn)生可調(diào)頻率范圍較寬的時(shí)鐘信號(hào)；
（３）結(jié)合以上兩種技術(shù)，用壓控振蕩器生成時(shí)鐘信號(hào)。
基本時(shí)鐘信號(hào)的產(chǎn)生可以有芯片外和芯片內(nèi)兩種方法。但是時(shí)鐘信號(hào)必須是穩(wěn)定的信號(hào)，對(duì)于穩(wěn)定度要求特別高的場(chǎng)合（如ＭＰＵ和ＭＣＵ），采用芯片外提供是必不可少的。故本設(shè)計(jì)采用外接晶振的方法。
２ 兩相時(shí)鐘方案
時(shí)鐘技術(shù)是決定和影響電路功耗的主要因素，時(shí)鐘偏差是引起電路競(jìng)爭(zhēng)冒險(xiǎn)的主要原因。為了消除競(jìng)爭(zhēng)、提高頻率、降低功耗，在基本時(shí)鐘方案方面，ＭＰＵ和ＭＣＵ一般有三種選擇：?jiǎn)蜗鄷r(shí)鐘、多相時(shí)鐘和沿觸發(fā)方案。在當(dāng)前的設(shè)計(jì)中，沿觸發(fā)方案由于在數(shù)據(jù)傳遞方面有一定困難已很少被使用。單相時(shí)鐘方案因?yàn)樵跁r(shí)序和傳輸上比較簡(jiǎn)單可靠，在所有的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如ＤＥＣ公司?現(xiàn)被ＨＰ公司并購(gòu)?的Ａｌｐｈａ２１６６４微處理器。但是，對(duì)ＣＭＯＳ電路來(lái)說(shuō)，采用單相時(shí)鐘就無(wú)法使用動(dòng)態(tài)電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現(xiàn)困難。
圖１是一個(gè)單相有限狀態(tài)機(jī)，圓圈內(nèi)為組合邏輯塊ＣＬ。
設(shè)ＴＬ＋ＴＨ＝ＴＰ，其中ＴＰ為時(shí)鐘周期，ＴＨ和ＴＬ分別為時(shí)鐘高電平和低電平時(shí)間。如果要使時(shí)鐘定時(shí)與數(shù)據(jù)無(wú)關(guān)，則最長(zhǎng)的傳播延遲必須小于ＴＰ，信號(hào)（甚至可能是由于內(nèi)部競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的尖峰所造成的假信號(hào)）到達(dá)ＣＬ輸出端可能取的最短時(shí)間必須大于ＴＨ。令τＣＬ代表ＣＬ延遲范圍，則：
ＴＨ ＜ τＣＬ ＜ ＴＰ （１）
（１）式表明，信號(hào)通過(guò)ＣＬ的每一個(gè)延遲都必須介于ＴＨ和ＴＰ之間。正是這種雙邊約束特性使單相時(shí)鐘難以實(shí)現(xiàn)。對(duì)于多相時(shí)鐘，則可以消除這種雙邊約束，而使其轉(zhuǎn)化為單邊約束。圖２（ａ）所示為采用兩相非重疊時(shí)鐘Φ１和Φ２（Φ１×Φ２＝０），對(duì)應(yīng)時(shí)鐘波形示于圖２（ｂ），Ｔ１和Ｔ３分別是Φ１和Φ２為高電平時(shí)的時(shí)間，Ｔ２是Φ１到Φ２之間電平為低的時(shí)間，Ｔ４則是Φ２到Φ１之間電平為低的時(shí)間。當(dāng)Φ２電平變高時(shí)信號(hào)開(kāi)始通過(guò)ＣＬ傳輸，并且必須在Φ１電平變低之前結(jié)束。于是得：
τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４ 或 τＣＬ＜Ｔｐ－Ｔ２ （２）
其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４
圖4 二分頻電路及時(shí)鐘驅(qū)動(dòng)器
這樣就可把雙邊約束（１）式簡(jiǎn)化為單邊約束（２）式了。無(wú)論是有效信號(hào)或是無(wú)效信號(hào)，都可以以任意快的速度通過(guò)ＣＬ而不會(huì)造成競(jìng)爭(zhēng)。
當(dāng)然，相數(shù)過(guò)多又會(huì)使設(shè)計(jì)復(fù)雜度提高，因此這里選擇了兩相不重疊時(shí)鐘。
３ 時(shí)鐘系統(tǒng)邏輯電路設(shè)計(jì)
３．１ 兩相不重疊時(shí)鐘產(chǎn)生的方法
兩相不重疊時(shí)鐘產(chǎn)生電路如圖３所示。ｃｌｋ為外部晶振產(chǎn)生的送入ＭＣＵ的單相時(shí)鐘，Ｉ１是ＭＣＵ內(nèi)部產(chǎn)生的保護(hù)信號(hào)，正常工作時(shí)Ｉ１為低電平，發(fā)生故障時(shí)?如由于噪聲干擾導(dǎo)致ＰＳＥＮ和ＲＤ、ＷＲ同時(shí)有效的錯(cuò)誤發(fā)生時(shí)?Ｉ１變成高電平而關(guān)閉時(shí)鐘；當(dāng)系統(tǒng)復(fù)位時(shí)，會(huì)使得圖３中Ｉ１為低電平，恢復(fù)ｃｌｋ的輸入。由于正常情況下ＰＤ為低電平，所以ｃｌｋ等同于經(jīng)過(guò)三個(gè)非門(mén)變成圖中的單相輸入信號(hào)，加到用“或非”門(mén)交叉而構(gòu)成的Ｒ－Ｓ觸發(fā)器，單相時(shí)鐘從左邊加到一個(gè)“或非”門(mén)上，反相后加到另一個(gè)“或非”門(mén)上，這樣得到的ＣＫ１和ＣＫ２
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