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EDA考試復(fù)習(xí)題及答案
EDA考試即將開(kāi)啟序幕，不知道做為考生的你準(zhǔn)備好了嗎?在此小編收集了一些復(fù)習(xí)題，供大家練習(xí)之用。
一、填空題(本大題共10小題，每空1分，共20 分)
1.一般把EDA技術(shù)的發(fā)展分為MOS時(shí)代、MOS時(shí)代和 ASIC三個(gè)階段。
2.EDA設(shè)計(jì)流程包括 設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、實(shí)際設(shè)計(jì)檢驗(yàn)和 下載編程四個(gè)步驟。
3.EDA設(shè)計(jì)輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機(jī)輸入。
4.時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真,因此又稱為功能仿真。
5.VHDL的數(shù)據(jù)對(duì)象包括變量、常量和信號(hào)，它們是用來(lái)存放各種類型數(shù)據(jù)的容器。
6.圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)仿真，檢查設(shè)計(jì)文件是否正確。
7.以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下到FPGA 和CPLD 芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。
8.MAX+PLUS的文本文件類型是(后綴名).VHD。
9.在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在根目錄下進(jìn)行，必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄。
10.VHDL源程序的文件名應(yīng)與實(shí)體名相同，否則無(wú)法通過(guò)編譯。
二、選擇題：(本大題共5小題，每小題3分，共15 分)。
11. 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為(C )
A.仿真器 B.綜合器 C.適配器 D.下載器
12. 在執(zhí)行MAX+PLUSⅡ的(d )命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。
A .Create default symbol B. Simulator
C. Compiler D.Timing Analyzer
13.VHDL常用的庫(kù)是(A )
A. IEEE B.STD C. WORK D. PACKAGE
14.下面既是并行語(yǔ)句又是串行語(yǔ)句的是( C )
A.變量賦值 B.信號(hào)賦值 C.PROCESS語(yǔ)句 D.WHEN…ELSE語(yǔ)句
15.在VHDL中，用語(yǔ)句(D )表示clock的下降沿。
A. clock’EVENT B. clock’EVENT AND clock=’1’
C. clock=’0’ D. clock’EVENT AND clock=’0’
三、名詞解釋題:(本大題共3題，每小題3分，共計(jì)9分)
16. EDA: 電子設(shè)計(jì)自動(dòng)化
17.VHDL和FPGA: 超高速硬件描述語(yǔ)言 現(xiàn)場(chǎng)可編程門陣列
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